用新技术思维突破瓶颈 摩尔定律并未失效前景仍然光明

众所周知，摩尔定律是半导体工业五十多年来的指导原则。1965 年，英特尔联合创始人戈登•摩尔提出以自己名字命名的摩尔定律，意指集成电路上可容纳的元器件的数量每隔 18 至 24 个月就会增加一倍，性能也将提升一倍。不过，受限于物理上的瓶颈， 很多人认为摩尔定律已经失效了。不过，英特尔英特尔高级研究员兼组件研究总监Robert Chau则认为，摩尔定律的前景仍然一片光明。

Robert Chau在英特尔技术开发组织工作了30年，有幸接触到了那些突破性的创新，这些创新使晶体管的密度、性能和能效不断提高。虽然今天有很多声音预言摩尔定律即将消亡，但Robert Chau则不认同这种说法。他相信摩尔定律的未来会比以往任何时候都更加光明，并且将有更多的创新技术。

摩尔定律是指在一个芯片上的晶体管每产生一个进程就加倍。多年来，晶体管密度的指数增长一直保持着显著的一致性，但有两件事在这一过程中发生了变化：一是如何实现密度的不断增长；二是如何在产品层面获得的更多优势。Robert Chau认为，无论是更高的频率和更低的功耗，还是集成在芯片上的更多功能，摩尔定律已经适应和发展，以满足从大型机到移动电话的每一代技术的需求。随着我们进入一个无限数据和人工智能的新时代，这种进化将继续下去。

在未来十年里，什么样的创新将推动摩尔定律的发展？Robert Chau认为可以分为两大类：芯片改进和系统改进。芯片改进可以称为“经典”摩尔定律缩放，其重点是在提高晶体管性能的同时减小晶体管特性尺寸和工作电压。系统改进是通过在芯片组、封装和高带宽芯片到芯片互连技术方面的进步，帮助我们整合新型异构处理器。

英特尔正大力投资于支持这两种载体的研究。在最近在旧金山举行的全球顶级半导体工艺技术专家（IEDM）年会上，英特尔工程师们发表了近20篇论文，展示了为下一代推进摩尔定律所做的开创性工作。以下是对这些令人兴奋的技术选择的高层次总结。

单个芯片改进：一种新的维度创新

目前的英特尔处理器是基于一种晶体管结构，称为FinFET。在这种结构中，栅极在三个侧面围绕着鳍形通道。随着英特尔进程节点的不断进步，我们使散热片变得越来越高和越来越窄，这使得我们能够减少达到特定性能水平所需的散热片数量。虽然finfet仍有很多寿命，但在不久的将来，该行业将过渡到一种新型的晶体管结构：栅周围（GAA）fet。在这种结构中，栅在所有的边上围绕着通道。gaafet有多种潜在的实现方式，从细纳米线到宽纳米带。它们的共同点是能够将更多的高性能晶体管封装到一个指定的区域，从而减少我们的设计师用来构建新处理器的标准单元的宽度。

除了这种新的晶体管结构，另一种驱动单元面积缩放的方法是通过晶体管器件的垂直堆叠。现代半导体是由正负电荷晶体管（NMOS和PMOS）的相互补对构成的。标准电池的高度可以通过将NMOS器件单片堆叠在PMOS器件上而显著降低，反之亦然。这可以通过叠加finfet、gaafet甚至两者的结合来实现。

上图：用于摩尔定律延续的晶体管结构和结构

晶体管器件的单片堆叠不仅能提高密度，还能够提高性能。它是一种将多种材料集成到单个硅衬底上的强大方法，可显著提高性能，并为具有独特功能的全新产品类别服务。在IEDM上，lntel工程师展示了两种创新的单片集成方法。
在第一个例子中，Robert Chau的团队在更传统的硅FinFET NMOS器件层上叠加了一个基于锗的GAAFET PMOS器件层。锗是一种与硅有许多相似性质的元素，但它在半导体芯片中的应用有限，因为它的制造也很困难。然而，由于其晶格结构，在晶体管通道中使用锗可以显著提高PMOS器件的开关速度，PMOS器件的开关速度通常比互补NMOS器件慢。单片处理允许我们制作一个具有记录设置性能的锗基PMOS器件，然后将其堆叠在硅基NMOS器件上。

上面：（a）示意图和（b）通过Ge-GAA PMOS（顶部器件层）和Si-FinFET NMOS（底部器件层）的顺序非均匀集成实现的全加工3D CMOS晶体管结构的截面。

在第二个例子中，另一个团队使用单片集成技术将标准硅PMOS器件层堆叠在利用氮化镓制成的信道的NMOS器件层之上，氮化镓是一种被广泛认为是用于功率传输和射频（RF）应用的最佳材料的化合物，比如下一代5G前端模块。这些类型的芯片目前是作为独立单元制造的，但这项新技术可以实现射频功能与标准硅基处理器的完全集成。

系统整体改进：超越晶体管的范畴

继续推动摩尔定律的扩展需要从制造过程的各个方面进行集成改进，而不仅仅是在晶体管层面。几十年来，许多业内人士认为，包装只是最后的制造步骤——我们在处理器和主板之间建立电气连接的地方。但近年来情况发生了巨大变化。

十年前，SoC集成的重点是在与高性能CPU相同的芯片中实现GPU和I/O功能。未来，先进的封装技术将被用来将不同类型的处理器连接在一起，而不必强迫它们共享一个制造材料或工艺节点。

这种不整合，至少在最初，似乎站在摩尔定律的对立面，但是，通过将每种类型的处理器与自己最适合的晶体管逻辑和设计实现相匹配而获得的性能和密度改进，往往超过了将单片芯片分成更小的芯片所带来的负面影响。事实上，在1965年的原始论文中，摩尔说“用更小的功能来构建大系统可能会更经济，这些功能是分开包装和相互连接的。”

英特尔已经部署了EMIB（嵌入式多芯片互连桥）和Foveros等技术来连接二维和三维芯片，比如在CPU和GPU之间放置HBM（如Kaby Lake G中的EMIB），或者将英特尔即将推出的Lakefield处理器中使用的10nm计算芯片与其正下方的22nm I/O芯片进行面对面连接。英特尔还计划将Foveros和EMIB结合在一起，采用一种称为Co-EMIB的技术，即通过EMIB连接多个3D Foveros芯片，使英特尔能够为任何单片机制造远大于十字线尺寸的芯片，并比以前更广泛地扩展芯片设计。

英特尔已经在解决过去的共同电磁干扰问题，并正在制订一个新的标准，称为全方位互连。使用硅通孔等现有方法将芯片堆叠在一起的问题之一是通过这样的细线可以推动的功率有限。ODI使用更厚的通孔来提供电力，同时在部署3D面对面连接时提供与Foveros相同的功能。

ODI可用于连接多种配置的芯片组，包括利用一个芯片充当另两个芯片之间的桥梁，完全埋入，甚至在两个稍微重叠的芯片之间，ODI用于它们之间较厚的电源柱，使芯片能够更紧密地封装在一起。
集成3D处理器堆栈的能力为提高硅密度提供了另一种方法，这种方法完全脱离了传统的、专门针对晶体管的摩尔定律概念。随着EUV的引入，传统的单片扩展将在7nm继续，然后在5nm及更高的波长继续，但这并不是英特尔希望在密度和性能方面不断改进的唯一领域。

推动英特尔未来摩尔定律扩展的改进不仅仅是更好的工艺节点或光刻技术的改进，而是参与设计不同技术部分的多个工程团队之间的协作。在这方面，英特尔作为集成设备制造商（IDM）的独特地位是一个比较大的优势。因为英特尔生产自己的产品，所以设计英特尔处理器未来迭代的设计团队和制造这些部件的工厂工程师之间有着密切的合作。并可以选择调整架构以更好地匹配流程节点的功能，或者微调节点以匹配我们在给定架构中要交付的功能。

不可否认，英特尔正在面临行业的重大挑战，但摩尔定律的未来绝不会是慢慢走向过时。而是通过如何实现代际尺度改进的范围，拓宽了实现这些改进的可能选择。

Robert Chau表不，他从来没有像现在这样对摩尔定律的长期健康感到乐观。

本文由探界科技 行者 编译整理！